Entrega de energía trasera por imec

Backside Power Delivery se considera una de las tecnologías más importantes para futuras mejoras en los procesos de CI.

Intel dice que introducirá la tecnología en los productos el próximo año, TSMC dice que estará disponible para sus clientes en 2025 y Samsung dice que se utilizará en su proceso de 2 nm a fines de 2025.

Applied ha caracterizado la tecnología por ofrecer el equivalente a dos generaciones de nodos de proceso.

imec, que fue pionera en la tecnología, la describe en este artículo de Naoto Horiguchi y Eric Beyne.

"Los chips Future bien pueden romper la tradición de entregar energía a través de la parte frontal del chip: una red de entrega de energía en la parte trasera (BSPDN) ha mostrado claras ventajas de rendimiento.

Se ha obtenido un progreso significativo en la habilitación de los pasos críticos del proceso, incluida la implementación de rieles de alimentación enterrados, el adelgazamiento extremo de las obleas y el procesamiento de nano a través de Si-via.

Ared de suministro de energía está diseñado para proporcionar fuente de alimentación y voltaje de referencia (es decir, VDD y VSS) a los dispositivos activos en el troquel de la manera más eficiente. Tradicionalmente, se realiza como una red de alambres metálicos de baja resistencia fabricados a través del procesamiento back-end-of-line (BEOL).en la parte frontal de la oblea . La red de suministro de energía comparte este espacio con la red de señal, es decir, las interconexiones que están diseñadas para transportar la señal.

Para entregar energía desde el paquete a los transistores, los electrones atraviesan las 15 a 20 capas de la pila BEOL a través de cables metálicos y vías que se vuelven cada vez más estrechas (por lo tanto, más resistentes) cuando se acercan a los transistores. En su camino, pierden energía, lo que resulta en una entrega de potencia ocaída de infrarrojos al bajar la energía. Al llegar más cerca del transistor, es decir, al nivel de la celda estándar, los electrones terminan en los rieles de potencia y tierra VDD y VSS organizados en la capa Mint del BEOL. estos rielesocupar espacio en el límite y entre cada celda estándar. Desde aquí, se conectan a la fuente y al drenaje de cada transistor a través de una red de interconexión en el medio de la línea.

Figura 1: representación esquemática de una red de suministro de energía frontal tradicional.

Pero con cada nueva generación de tecnología, esta arquitectura BEOL tradicional lucha por seguir el ritmo de la ruta de escalado de transistores. Hoy en día, las 'interconexiones de energía' compiten cada vez más por el espacio en la compleja red BEOL y representan al menos el 20 por ciento de los recursos de enrutamiento. Además, los rieles de alimentación y tierra ocupan un área considerablemente grande en el nivel de celda estándar,limitando aún más la escala de altura de celda estándar . A nivel del sistema, elDensidad de podery la caída de IR aumentan drásticamente, desafiando a los diseñadores a mantener el margen del 10 por ciento permitido para la pérdida de energía entre el regulador de voltaje y los transistores.

Una red de suministro de energía trasera promete abordar estos problemas. la idea esdesacoplar la red de suministro de energía de la red de señal trasladando toda la red de distribución de energía a la parte trasera de la oblea de silicio, que hoy en día solo sirve como portador. A partir de ahí, permite la entrega directa de energía a las celdas estándar a través de líneas metálicas más anchas y menos resistivas, sin que los electrones necesiten viajar a través de la compleja pila BEOL. Este enfoque prometebeneficio la caída de IR, mejorar el rendimiento de suministro de energía, reducir la congestión de enrutamiento en el BEOL y, cuando se diseña correctamente, permitir una mayor escala de altura de celda estándar. [1]

Figura 2: una red de entrega de energía en la parte trasera permite desacoplar la entrega de energía de la red de señal.

Antes de detallar el flujo del proceso para fabricar una red de suministro de energía trasera, presentamosdos habilitadores de tecnología: carril de alimentación enterrado (BPR) y nanovías a través del silicio (nTSV).

BPR es un impulsor de escalamiento tecnológico que escala aún más la altura de celda estándar y reduce la caída de IR. Es una construcción de línea de metal enterrada debajo de los transistores, parcialmente dentro del sustrato de Si, parcialmente dentro del óxido de aislamiento de trinchera poco profunda. Asume el papel de los rieles de alimentación VDD y VSS que tradicionalmente se han implementado en BEOL a nivel de celda estándar. Este movimiento histórico de BEOL al front-end-of-line (FEOL) permite reducir la cantidad de pistas Mint, lo que permite una reducción adicional de la celda estándar. Además, cuando se diseña perpendicularmente a la celda estándar, el tamaño del riel se puede relajar, lo que reduce aún más la caída de IR.

El potencial de los BPR se puede aprovechar al máximo cuando se combina con nTSV,vías de alta relación de aspecto procesadas en la parte posterior de la oblea adelgazada . Juntos, permiten entregar la energía desde la parte trasera de la oblea a los dispositivos activos en el front-end de la manera más eficiente, es decir, con las mayores ganancias en términos de reducción de caída de IR.

Figura 3: representación esquemática de una implementación de red de suministro de energía en la parte trasera donde las nanohojas se conectan a la parte trasera de la oblea a través de BPR y nTSV.

En la conferencia IEDM de 2019, imec research en colaboración con Arm [2] cuantificó estas promesas.Arm ejecutó una simulación en una de sus unidades centrales de procesamiento (CPU) diseñada con reglas de diseño avanzadas. Compararon tres formas de entregar la energía: entrega de energía frontal convencional, entrega de energía frontal en combinación con BPR y entrega de energía trasera con nTSV aterrizando en BPR. En términos de eficiencia de entrega de energía, este último fue el claro ganador. Los mapas de calor de energía en el chip mostraron que los BPR con entrega de energía frontal podrían reducir la caída de IR en aproximadamente 1,7 veces en comparación con la entrega de energía frontal tradicional. PeroBPR con suministro de energía en la parte traseralo hizo aún mejor: sustancialmenteredujo la caída de IR en 7x.

Figura 4: comparación de diferentes enfoques de suministro de energía en términos de caída dinámica de IR.

A continuación, desentrañamos elflujo del procesopara hacer una implementación específica de una BSPDN, en la quenTSV– procesado en una parte trasera de oblea extremadamente delgada –aterrizar en la parte superior de los BPR . Los dispositivos, por ejemplo, los FinFET a escala procesados ​​en la parte frontal de la oblea, se conectan a la parte posterior de la oblea a través de los BPR y los nTSV.

Figura 5: flujo de proceso para una red de suministro de energía trasera con BPR que se conectan a nTSV. Por razones de simplificación, se han omitido algunos detalles del paso 1 en los pasos 2 y 3, incluida la conexión entre BPR y los dispositivos.

El flujo del proceso comienza con el crecimiento de una capa de SiGe sobre una oblea de Si de 300 mm. La capa SiGe luego sirve como unacapa de parada de grabado para finalizar el adelgazamiento de la oblea (paso 2). A continuación, se cultiva una fina capa de recubrimiento de Si encima de la capa de SiGe: el punto de partida para fabricar eldispositivo y riel de alimentación enterrado . Los rieles eléctricos enterrados se definen después del aislamiento de zanjas poco profundas. Las zanjas, grabadas en la capa de recubrimiento de Si, se rellenan con revestimiento de óxido y metal, por ejemplo, W o Ru. Los rieles enterrados resultantes suelen tener ~ 30 nm de ancho, con un paso de ~ 100 nm. Luego, el metal se empotra y se tapa con un dieléctrico. El procesamiento de los dispositivos (en este caso, FinFET escalados) se completa después de la implementación de BPR, y los BPR se conectan a la región de fuente/drenaje de los transistores a través de la vía VBPR y la línea M0A. La metalización de Cu completa el procesamiento frontal.

La oblea que contiene los dispositivos y los BPR se voltea, y la parte frontal "activa" seunido a una oblea portadora de manta . Esto se logra utilizando unión por fusión dieléctrica de SiCN a SiCN a temperatura ambiente, seguida de un recocido posterior a la unión a 250 °C. Luego, la parte posterior de la primera oblea se puede adelgazar hasta donde se encuentra el tope de grabado SiGe.Adelgazamiento se habilita mediante una combinación de esmerilado posterior secuencial, pulido mecánico químico (CMP) y pasos de grabado seco y húmedo. La capa de SiGe se elimina en el siguiente paso y la oblea está lista para el procesamiento de nTSV.

Después de depositar una capa de pasivación trasera, elLos nTSV están modelados desde la parte posterior de la oblea mediante un proceso de litografía de alineación a través de Si. Los nTSV se graban a través del Si (que tiene varios 100 nm de profundidad) y aterrizan en la punta del BPR. A continuación, los nTSV soncompletado con revestimiento de óxido y metal (W). En esta implementación específica, se integran en un paso de 200 nm sin consumir ningún área de la celda estándar. El flujo se completa procesando uno o máscapas de metal en la parte trasera, conectando eléctricamente la parte posterior de la oblea al BPR en la parte frontal a través de los nTSV.

La implementación de una red de suministro de energía en la parte trasera agrega nuevos pasos a la fabricación de chips. En los últimos años, imec ha demostrado varios componentes básicos de tecnología crítica, abordando gradualmente los desafíos de los nuevos pasos de producción. [3,4,5]

En el flujo de fabricación propuesto, los rieles de alimentación enterrados se implementan en el FEOL, antes del procesamiento del dispositivo. Esta implementación significa que el riel de metal está sujeto a los pasos del proceso de alta temperatura que se aplican durante la fabricación posterior del dispositivo. Para los fabricantes de chips, esto podría parecer tan disruptivo como traer Cu al BEOL hace varias décadas. Por lo tanto, laelección del metal utilizado para hacer el BPR Es crucial. Imec pudo demostrar con éxito la integración de rieles eléctricos enterrados hechos de metales refractarios, elementos metálicos como Ru o W que son altamente resistentes al calor. Mantener el riel de metal tapado durante el procesamiento posterior de FEOL fue una medida adicional para evitar la contaminación del frente.

Imec cree que el uso de nTSV en combinación con BPR es un esquema de implementación muy prometedor en términos de escalabilidad y rendimiento. También existen otras implementaciones de una red de entrega de energía trasera, cada una de las cuales compensa el rendimiento de la entrega de energía, el consumo de área de celda estándar y la complejidad fuera de línea del front-end.

Adelgazamiento extremo de obleas Se requieren unos 100 nm de Si para exponer los nTSV y minimizar su resistividad (y, por lo tanto, la caída de IR). Esto restringe severamente la variación de grosor permitida, que puede ser inducida durante los diferentes pasos de adelgazamiento de la oblea. Imec colabora con varios socios para mejorar los productos químicos utilizados para el grabado. El grabado húmedo final, por ejemplo, permite un proceso de aterrizaje suave altamente selectivo que se detiene en la capa de SiGe. En el paso final del proceso de dilución, la capa de parada de grabado de SiGe se elimina en una química dedicada donde se requiere una selectividad muy alta para Si. De esta manera, la capa de recubrimiento de Si se puede exponer con unavariación de espesor total por debajo de 40 nm.

Otra preocupación es laimpacto térmico en el dispositivo de autocalentamiento debido al adelgazamiento extremo del sustrato de Si (que de otro modo disiparía el calor). El trabajo de modelado preliminar indica que el efecto de autocalentamiento puede, en gran medida, ser contrarrestado por las líneas de metal en la parte posterior de la oblea, que proporcionan una dispersión térmica lateral adicional. Actualmente se están realizando simulaciones térmicas más detalladas para obtener más información. [6]

El paso de unión de la oblea distorsiona inherentemente la primera oblea "activa". Esta distorsión desafía el paso de litografía necesario para modelar los nTSV en la parte posterior de la oblea. Más específicamente, desafía la precisión con la que los nTSV deben alinearse con la capa BPR inferior. Dado que estamos tratando con características que tienen dimensiones de celda estándar, el requisito de superposición debe ser mejor que 10 nm. Sin embargo, la alineación de la litografía convencional no puede compensar suficientemente ladistorsión de la oblea . Afortunadamente, los avances en la unión de obleas a obleas permiten una reducción significativa de los errores de alineación y los valores de distorsión. Además, mediante el uso de técnicas avanzadas de corrección de litografía, laerror de superposiciónde la litografía nTSV con respecto a las estructuras BPR se puede reducir amenos de 10nm.

Queda una pregunta importante: ¿los pasos de proceso recién agregados, como la integración de BPR, el adelgazamiento de obleas y el procesamiento de nTSV, están afectando el rendimiento eléctrico de los dispositivos fabricados en el front-end?

Para responder a esta pregunta, imec construyó recientemente unvehículo de prueba usando el flujo de fabricación y los pasos de proceso mejorados descritos anteriormente. En este vehículo de prueba, los FinFET escalados se conectan con un estricto control de superposición a la parte posterior de la oblea a través de nTSV de 320 nm de profundidad que aterrizan en los BPR. Los BPR también se conectan a la metalización frontal a través de la capa M0A y la vía V0. Esta conexión frontal, entre otras, permitió a los investigadores evaluar el rendimiento eléctrico de los dispositivos antes y después del procesamiento posterior. Con este vehículo de prueba, imec demostró queEl rendimiento de FinFET no se degradó mediante la implementación de BPR y el procesamiento posterior, siempre que se realice un paso de recocido al final para obtener propiedades óptimas del dispositivo. [4]

Figura 6: imagen de TEM que muestra FinFET escalados conectados a la parte posterior y frontal de la oblea.

Algunos fabricantes de chips han anunciado públicamente la introducción de redes de suministro de energía trasera enCircuitos integrados lógicos de 2nm y más allá nodo de tecnología. Aquí es cuando los transistores de nanoláminas están haciendo avances. Sin embargo, la nueva tecnología de enrutamiento se puede utilizar para una amplia gama de arquitecturas de transistores.Hoja de ruta de Imec prevé su introducción en nodos de tecnología avanzada, con transistores nanosheet en celdas estándar de 6T. La combinación con BPR ayudará a empujar las alturas de celda estándar por debajo de 6T.

Pero el dominio de la aplicación se extiende más allá de los circuitos integrados de un solo chip 2D: también promete mejorar el rendimiento desistemas 3D en chip (SOC 3D). Imagine la implementación de 3D-SOC donde algunas o todas las macros de memoria se colocan en un dado superior mientras que la lógica se coloca en un dado inferior. Por el lado de la tecnología, esto se puede realizar uniendo la parte frontal activa de la "oblea lógica" a la parte frontal activa de la "oblea de memoria". En esta configuración, las partes traseras originales de ambas obleas ahora residen en el exterior del sistema 3D-SOC. Ahora podemos pensar en explotar la parte trasera 'libre' de la 'oblea lógica' para entregar la energía a los circuitos lógicos centrales hambrientos de energía. Esto se puede lograr de la misma manera que se propone para los SOC 2D. La principal diferencia: la oblea de manta ficticia original, introducida anteriormente para permitir el adelgazamiento de la oblea, ahora se reemplaza por una segunda oblea activa (en este caso, una oblea de memoria).

Figura 7: representación esquemática de un 3D-SOC con implementación de suministro de energía en la parte trasera.

Aunque dicho diseño aún debe implementarse experimentalmente, las primeras evaluaciones desde la perspectiva de la caída de IR son muy alentadoras. La solución propuesta fue validada en unmemoria en lógica diseño particionado utilizando un kit de diseño de proceso de investigación de nodo avanzado (PDK). La implementación de una red de entrega de energía en la parte trasera con nTSV y BPR mostró resultados prometedores: 81 por ciento y 77 por ciento de reducción promedio y pico de caída de IR para la matriz inferior en comparación con la entrega de energía frontal convencional. Esto hace que la entrega de energía trasera sea ideal para la entrega de energía IC 3D en nodos CMOS avanzados. [7]

Para los diseños 2D y 3D, el concepto de explotar laparte trasera libre de la obleapotencialmente puede serampliado a otras funciones agregando dispositivos específicos en la parte trasera, como E/S o dispositivos ESD. Imec, por ejemplo, combinó el procesamiento posterior con la implementación de un capacitor de metal-aislante-metal (MIMCAP) 2.5D (es decir, similar a un pilar), que sirve como capacitor de desacoplamiento. El MIMPCAP 2.5D aumenta la densidad de capacitancia con un factor de 4 a 5, lo que permite una mejora adicional de la caída de IR. Los resultados se derivaron de un marco de modelado de gotas IR calibrado con datos experimentales".